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Die 3D-Stapelung von Logik- und Speicherbausteinen ist unerlässlich, um das Moore'sche Gesetz aufrechtzuerhalten. Bei der 3D-Integration können Speicherbausteine auf Prozessoren gestapelt werden. Die TSV-basierte 3D-Speicherarchitektur ermöglicht die Wiederverwendung von Logik-Chips mit mehreren Speicherschichten. Herkömmliche 3D-Speicher leiden unter Geschwindigkeits-, Leistungs- und Ertragsverlusten aufgrund der großen parasitären Last von TSV und PVT-Schwankungen zwischen den Schichten. Um diese Einschränkungen zu überwinden, wird in diesem Artikel das physikalische Design einer Semi-Master-Slave-Architektur (SMS) für 3D-SRAM vorgestellt, die eine Logik-SRAM-Schnittstelle mit konstanter Last über verschiedene gestapelte Schichten hinweg und eine hohe Toleranz gegenüber Schwankungen in PVT zwischen den Schichten bietet. Das SMS-Schema wird mit einem selbstgetakteten Differential-TSV (STDT) kombiniert, das ein TSV-Lastverfolgungsschema verwendet, um einen geringen TSV-Spannungshub zu erzielen und so die Leistungs- und Geschwindigkeitsverluste der schichtübergreifenden TSV-Signalkommunikation zu unterdrücken, die durch große parasitäre TSV-Lasten in UMCP-Designs mit skalierbaren gestapelten Schichten und breitem IO entstehen. Dies bietet eine universelle Plattform für Speicherkapazität.