Ulrich Golze

Der RISC-Prozessor TOOBSIE

Hintergrundband zum Buch "VLSI-Entwurf eines RISC-Prozessors" für den Entwurfsspezialisten
Übersetzung:Blinzer, Peter; Cochlovius, Elmar; Schäfers, Michael; Wachsmann, Klaus-Peter

• Broschiertes Buch

Produktbeschreibung

Der Hintergrundband gibt dem Entwurfsspezialisten Gelegenheit, den großen Entwurf des RISC-Prozessors TOOBSIE an beliebiger Stelle "bis ins letzte Bit" zu untersuchen oder den Entwurf als Ganzes für eigene Experimente oder die Entwicklung eigener CAD-Werkzeuge zu übernehmen. Hierzu gehören neben einer detaillierten Dokumentation des Befehlssatzes und den vollständigen ablauffähigen VERILOG-Modellen auch die umfangreiche graphische Gatternetzliste. Gerade die vollständige Offenlegung aller Einzelheiten dürfte das Werk von anderen Büchern, aber auch von anderen großen kommerziellen Entwürfen unterscheiden.

Produktdetails

• Verlag: Vieweg+Teubner / Vieweg+Teubner Verlag
• Artikelnr. des Verlages: 978-3-322-89552-3
• Softcover reprint of the original 1st edition 1995
• Seitenzahl: 444
• Erscheinungstermin: 14. Juni 2012
• Deutsch
• Abmessung: 244mm x 157mm x 24mm
• Gewicht: 703g
• ISBN-13: 9783322895523
• ISBN-10: 3322895521
• Artikelnr.: 39915336

Autorenporträt

Prof. Dr. Ulrich Golze ist Professor für den Entwurf integrierter Schaltungen an der TU Braunschweig.

Inhaltsangabe

1 Einleitung.- 2 Die Befehle im einzelnen.- 3 Das Interpreter-Modell als VERILOG-Code.- 4 Das Grobstrukturmodell.- 4.1 Die Pipeline-Control-Unit PCU.- 4.2 Die Bus-Control-Unit BCU.- 4.3 Der Branch-Target-Cache BTC.- 4.4 Die Behandlung von Interrupts.- 4.5 Die Systemumgebung.- 4.6 Experimente mit dem Grobstrukturmodell.- 4.7 Quellcode des Grobstrukturmodells.- 5 Das Gattermodell.- 5.1 Hierarchische Gliederung.- 5.2 Der Prozessor-Chip (Ebene 1).- 5.3 Die Pipeline-Stufen (Ebene 2).- 5.4 Die Caches und andere Untermodule (Ebene 3).- 5.5 Schematics.- Literatur und Index.