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Ich präsentiere einen neuen Entwurf für einen 1-Bit-FUll-Addierer mit Hybrid-CMOS-Designstil. Mit meinem Ansatz werden energiesparende Operationen in 90nm-Technologie erreicht. Der Hybrid-CMOS-Entwurf nutzt verschiedene CMOS-Schaltungen, um neue Volladdierer mit den gewünschten Spezifikationen zu entwickeln. Die neue SERF-Volladdierer-Schaltung (FA), die für den Ultra-Low-Power-Betrieb optimiert ist, basiert auf modifizierten XOR-Gattern mit Clock-Gating zur Minimierung des Stromverbrauchs. Außerdem werden gleichzeitig Vollschwingungsausgänge generiert. Die neue Volladdierer-Schaltung arbeitet erfolgreich bei niedrigen Spannungen mit ausgezeichneter Signalintegrität. Der neue Addierer zeigte bessere Leistungs- und Verzögerungskennwerte als die Standard-Volladdierer. Um die Leistung des neuen Volladdierers in einer realen Schaltung zu evaluieren, haben wir 4-2,5-2,5-3,7-2,11-2,15-4,31-5-Kompressoren realisiert, die hauptsächlich in Multiplikatormodulen von DSP-Filtern verwendet werden. Simulierte Ergebnisse in 90nm Standarad-CMOS-Technologie werden bereitgestellt. Die Simulationsergebnisse zeigen eine Verringerung der Leistung und Verzögerung um 5-20% bei einer Frequenz von 50MHz und einer Versorgungsspannung von 1,1V.