Andere Kunden interessierten sich auch für
![Conception d'additionneur à faible consommation d'énergie pour VLSI]( "Conception d'additionneur à faible consommation d'énergie pour VLSI")
Conception d'additionneur à faible consommation d'énergie pour VLSI32,99 €![Design sommatore a basso consumo energetico per VLSI]( "Design sommatore a basso consumo energetico per VLSI")
Design sommatore a basso consumo energetico per VLSI32,99 €![Projeto de somador com baixo consumo de energia para VLSI]( "Projeto de somador com baixo consumo de energia para VLSI")
Projeto de somador com baixo consumo de energia para VLSI32,99 €![Low Power Efficient Adder Design for VLSI]( "Low Power Efficient Adder Design for VLSI")
Low Power Efficient Adder Design for VLSI33,99 €![Diseño de sumador de bajo consumo de energía para VLSI]( "Diseño de sumador de bajo consumo de energía para VLSI")
Diseño de sumador de bajo consumo de energía para VLSI34,99 €![Konstrukcja dodatku o niskiej mocy dla VLSI]( "Konstrukcja dodatku o niskiej mocy dla VLSI")
Konstrukcja dodatku o niskiej mocy dla VLSI34,99 €![Evoluzione e Valutazione Economica dell'Rca Online]( "Evoluzione e Valutazione Economica dell'Rca Online")
Evoluzione e Valutazione Economica dell'Rca Online23,99 €
In diesem Buch wird ein energieeffizienter Näherungsaddierer vorgeschlagen, der eine stromsparende und leistungsstarke Addition ohne gravierende Qualitätseinbußen ermöglicht. Der vorgeschlagene Addierer führt eine flächeneffiziente Näherungslogik ein, die zum Addieren der niederwertigsten Bits des Addierers verwendet wird. Die Effektivität des Addierers wird im Vergleich zu den bekannten exakten und approximativen Addierern analysiert, indem er in Tanner und MATLABT implementiert wird Die größte Herausforderung in der modernen VLSI-Technologie ist die Energieeffizienz aufgrund der erhöhten Funktionalität auf einem einzigen Chip. Die Energieeffizienz kann durch die ungenaue Gestaltung von Schaltkreisen für einen bestimmten Bereich von Anwendungen, die als fehlertolerante Anwendungen bekannt sind, erreicht werden. In diesem Beitrag wird eine energieeffiziente Addierer-Architektur vorgeschlagen, die sowohl bei der Leistung als auch bei der Geschwindigkeit eine enorme Verbesserung erzielt.Die Wirksamkeit des vorgeschlagenen Addierers wird durch die Implementierung der vorgeschlagenen und der bestehenden Addiererarchitektur in MATLAB zur Bewertung der Fehlermetriken und in Tanner zur Bewertung der Designmetriken bewertet. Die Simulationsergebnisse zeigen, dass der vorgeschlagene Addierer bei geringem Genauigkeitsverlust gleichzeitig Leistung, Fläche und Verzögerung erheblich reduziert.