- Bietet eine umfassende Einführung in den Bereich der SystemC-basierten virtuellen Prototyp-Analyse (VP) auf der elektronischen Systemebene;
- Beschreibt eine Methodik zum Verständnis des Entwurfs sowohl aus der Sicht des Debuggers als auch des Compilers;
- Illustriert einen semi-formalen Verifikationsansatz, um die Gültigkeit eines gegebenen VP anhand seiner Spezifikation, benutzerdefinierter Regeln und des Protokolls zu überprüfen;
- Erörtert einen Sicherheitsvalidierungsansatz zur Validierung des Laufzeitverhaltens eines gegebenen VP-basierten SoC gegenüber Sicherheitsbedrohungsmodellen, wie z. B. Informationslecks (Vertraulichkeit) und unbefugter Zugriff auf Daten in einem Speicher (Integrität);
- Beschreibt einen Ansatz zur Erkundung des Entwurfsraums für SystemC-basierte VP, der den Designern zeigt, unter welchen Fehlergrenzen verschiedene Teile einer gegebenen VP auf verschiedenen Granularitätsebenen approximiert werden können.
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